5纳米芯片集体“尴尬” 先进工艺尴尬

从2020年下半年开始，各种手机芯片厂商开始了对5nm芯片的激烈竞争。苹果、华为、高通、三星先后推出旗舰5nm移动处理器，号称无论是性能还是功耗都有着出色的表现。

但从这5nm芯片的实际性能来看，有些用户并没有购买，认为5nm手机芯片的性能没有达到预期，5nm芯片似乎遭遇了集体“翻车”。

5nm 芯片集体 “翻车”，从 7nm 到 5nm 的尴尬

最早商用的5nm芯片是去年10月搭载在iPhone12系列手机上的A14仿生芯片。这个芯片有118亿个晶体管，比A13多了将近40%。6核CPU和4核GPU可提高CPU性能40%，显卡性能30%，功耗30%。

然后华为发布了麒麟9000，集成了153亿个晶体管，8核CPU，24核GPU，NPU AI处理器。官方称其CPU性能提升25%，GPU提升50%。

12月，高通和三星先后发布了三星生产的Snapdragon 888和Exynos 1080。他们还声称性能大大提高，功耗降低。

A14是第一个被怀疑“翻车”的。

据外媒9to5Mac报道，部分iPhone 12用户在使用手机时遇到了高功耗，一夜之间功耗下降了20%到40%，无论是白天还是晚上，无论是否打开了更多的后台程序，结果都保持不变。

用户批评最多的是Snapdragon 888。

在第一批用户的测试中，很多数字评测博主指出，小米11，首款Snapdragon 888，性能提升有限，直接增加了功耗。有人把这归咎于小龙888的代工厂三星的5nm工艺不成熟。此后，三星自己的两款5nm芯片也面临“翻车”的风险。

根据摩尔定律，芯片中的晶体管数量每18个月就会翻倍，性能也会翻倍，但是缩小晶体管越来越难。如今从7nm到5nm的推进，手机芯片的性能似乎不尽如人意，不仅性能提升有限，功耗也“颠覆”，面临先进工艺性价比的尴尬。

5nm芯片为什么经常翻车？芯片工艺越先进，性能和功耗会有怎样的变化？

设计时性能优先，制造时工艺不成熟

IC的功耗可以分为动态功耗和静态功耗。

动态功耗很好理解，是指电路状态变化时的功耗。计算方法与普通电路相似。根据物理公式P=UI，动态功耗受电压和电流影响。

静态功耗是各MOS管漏电流引起的功耗。虽然每个MOS管的漏电流都很小，但一个芯片往往集成几亿甚至几十亿个晶体管，导致整个芯片的静态功耗更大。

在芯片工艺的开发过程中，当工艺不先进时，动态功耗占很大比例。业界放弃了原来5V固定电压的设计模式，采用等比降压来减缓功耗的增长速度。

但电压降低也意味着晶体管的开关会变慢，一些更注重性能的厂商即使采用更先进的技术，仍然会保持5V的电源电压，最终导致功耗增加。

随着流程节点的进步，静态功耗的重要性逐渐显现。从Intel和IBM的芯片工艺发展可以看出，在180nm到45nm的工艺演变过程中，晶体管集成度增长率不同，动态功耗有增有减，但静态功耗始终呈上升趋势。在45nm处，静态功耗几乎等于动态功耗。

虽然有些设计师宁愿牺牲功耗，提高性能，但也要面对高功耗的负面影响。

对于用户来说，设备发热、耗电严重是高耗电的直接影响。如果芯片散热不好，会导致芯片异常甚至失效。

理论上，芯片工艺越先进，电源电压越低，动态功耗越低。随着工艺尺寸的进一步减小，已经下降到0.13伏的芯片电压很难进一步降低，因此近年来当工艺尺寸进一步减小时，动态功耗不能进一步降低。

静态功耗方面，FET的寄生电阻随着节点的进展而减小，单个FET的功耗也随着恒流而减小。另一方面，单位面积晶体管数量的双速增加增加了静态功耗，因此单位面积静态功耗可能保持不变。

为了追求更低的成本，制造商使用更小的芯片来携带更多的晶体管。似乎工艺越先进，芯片性能越好，功耗越低。然而实际情况往往要复杂得多。为了提高芯片的整体性能，有人添加内核，有人设计更复杂的电路。与此同时，更多的路径刺激了功耗的增长，需要新的方法来平衡功耗。

对芯片行业影响很大的FinFET是平衡芯片性能和功耗的途径之一。通过控制类似鱼鳍结构的电路的通断，改善了电路控制，降低了漏电流，大大缩短了晶体管的沟道，降低了静态功耗。

然而，从7纳米到5纳米的演变更加复杂。

穆尔泰克首席技术官奥利弗金(Oliver King)在接受外国媒体采访时说：

“当我们升级到 16nm 或 14nm 时，处理器速度有了很大的提高，而且漏电流也下降得比较快，以至于我们在使用处理器时能够用有限的电量做更多的事情。不过当从 7nm 到 5nm 的过程中，漏电情况又变得严重，几乎与 28nm 水平相同，现在我们不得不去平衡他们。”

Cadence 的数字和签准组高级产品管理总监 Kam Kittrell 也曾表示，“很多人都没有弄清能够消耗如此多电能的东西，他们需要提前获取工作负载的信息才能优化动态功耗。长期以来，我们一直专注于静态功耗，以至于一旦切换到 FinFET 节点时，动态功耗就成为大问题。另外多核心的出现也有可能使系统过载，因此必须有更智能的解决方案。”

这是 5nm 芯片设计、制造公司共同面临的问题，因此也就能够稍微明白为何现有的几款 5nm 芯片集体 “翻车”。不成熟的设计与制造都会影响性能与功耗的最大化折中，当然也不排除芯片设计厂商为追求性能更好的芯片，而不愿花大力气降低功耗的情况。

尴尬的是，越顶尖的工艺，需要的资金投入就越大，事实上追求诸如 7nm、5nm 等先进工艺的领域并不多，如果先进的工艺无法在功耗与性能上有极大的改善，那么追求更加先进的制程似乎不再有原本的意义。

走向 3nm，真的准备好了吗？

根据市场研究机构 International Business Strategies (IBS)给出的数据显示，65nm 工艺时的设计成本只需要 0.24 亿美元，到了 28nm 工艺时需要 0.629 亿美元，7nm 和 5nm 成本急速增长，5nm 设计成本达到 4.76 亿美元。

同时，根据乔治敦大学沃尔什外交学院安全与新兴技术中心（CSET）的两位作者编写的一份题为《AI Chips: What They Are and Why They Matter》的报告，作者借助模型预估得出台积电每片 5nm 晶圆的收费可能约为 17,000 美元，是 7nm 的近两倍。

在估算的模型中，作者估算出每颗 5nm 芯片需要 238 美元的制造成本，108 美元的设计成本以及 80 美元的封装和测试成本。这使得芯片设计公司将为每颗 5nm 芯片支付高到 426 美元（约 2939 元）的总成本金额。

这意味着，无论是芯片设计厂商还是芯片制造厂商，遵循摩尔定律发展到 5nm 及以下的先进制程，除了需要打破技术上的瓶颈，还需要有巨大的资本作为支撑，熬过研发周期和测试周期，为市场提供功耗和性能均有改善的芯片最终进入回报期。

因此，并不是业界所有人都对 5nm 芯片的推进持积极乐观的态度。芯片 IP 供应商 Kandou 的首席执行官 Amin Shokrollahi 曾在接受外媒采访时表示：“对我们而言，从 7nm 到 5nm 是令人讨厌的，电路不会按比例缩放，而且需要很多费用，我们没有看到这其中的优势。但是客户希望我们这样做，所以我们不得不这样做。”

还有全球第二大芯片代工厂 Global Foundries 出于经济考虑，于 2018 年宣布搁置 7nm 项目，将资源回归 12nm/14nm 上。就连实力强大的英特尔也在 10nm、7nm 的研发过程中多次受阻。

不过，这依然无法阻止各家手机芯片设计厂商在先进制程上的竞争，更无法阻止三星和台积电之间的制程霸主争夺。

此前雷 锋网报道过，在先进制程的芯片制造方面，三星视台积电为最大的竞争对手，三星在同台积电的竞争中，先进制程的推进断断续续，曾经为了先发制人直接从 7nm 跳到 7nm LPP EUV，二者同时在 2020 年实现 5nm FF EUV 的量产，如今又都斥巨资投入 3nm 的研发与量产中。

上周五，台积电 CEO 魏哲家在投资人会议上宣布，台积电 2021 年资本的支出将高到 250 亿至 280 亿美元，其中 80% 会使用在包括 3nm、5nm 及 7nm 的先进制程上，10% 用在高端封装及光罩作用，另外 10% 用在特殊制程上。

根据台积电 3nm 制程的进度，预计将在 2021 年试产，在 2022 年下半年进入量产，帮助英特尔代工 3nm 处理器芯片。

与此同时，三星也曾对外称其 3nm GAA 的成本可能会超过 5 亿美元，预期在 2022 年大规模生产采用比 FinFET 更为先进的 GAAFET 3nm 制程芯片。

回归到 5nm 移动处理器的实际情况，无论是出自哪家厂商的设计与生产，均面临性能和功耗方面的问题，5nm 芯片似乎还未成熟，3nm 量产就要今年开始试产。越来越趋于摩尔定律极限的 3nm，真的准备好了吗？