下一代EPYC CPU将具有15个管芯的HBM2缓存

听起来AMD正在做一些非常有趣的事情。消息人士称，他们正在积极为EPYC AMD Milan设计15矩阵设计。考虑到其中一个必须是IO多维数据集，这意味着与罗马的8个多维数据集相比，至少会有一个米兰变体具有14个多维数据集。

当前，有传言称在AMD米兰(下一代Epyc处理器)应将HBM2作为高速缓存安装在包装上。

DDR4仅具有8个通道的带宽，可以最佳地处理最多10个CPU阵列(80个CPU内核)。这意味着他们正在CPU侧寻找8阵列设计(64个CPU内核)或10阵列设计。除了IO矩阵外，其中的6或4个会被忽略，并有可能最终成为HBM存储器，具体取决于推测。

AMD EPYC米兰将是一场新的革命

使用HBM时，可能会有明显的加速，但这意味着此特定变体将使用插入器。简而言之，这意味着它要么是8 + 6 + 1配置(CPU + HBM + IO)，要么是10 + 4 + 1配置(CPU + HBM + IO)，除非AMD决定将此变体移至DDR5。

AMD米兰

在板载HBM的情况下，基于中介层的设计可以提供比DDR通道瓶颈的传统DDR存储器更快的访问和传输时间。对于高度依赖于内存的应用程序，这将导致明显的加速。

值得一提的是，早期的泄漏表明AMD米兰拥有8 + 1设计。根据解释方式的不同，这可能意味着米兰有两种变体。我们会通知你的。